FPGA

求助一道期末试卷设计题

2019-07-15 23:48发布

站内问答 / FPGA
1967 9 1544
期末刷题时看到的 写了程序似乎不太正确
eda题目.png
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
9条回答
暴躁的小黄瓜
2019-07-16 22:17
lxg54321 发表于 2015-6-20 23:08
能看看你.v文件里的全部代码吗？

module(b,clk,nclr,q);
input b;
input clk;
input nclr;
output reg q = 0;
reg b_reg = 0;
always @(posedge clk or negedge nclr) begin
    if(!nclr) begin
        q <= 1'b0;
        b_reg <= 1'b0;
    end
    else begin
        b_reg <= b ^ !b_reg;
        q <= b_reg;
    end
endmodule

一周热门 更多>