FPGA

vivado上做Verilog，for循环语句出现问题

2019-07-15 23:49发布

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这是我们作业中的一个实验，要求是通过basys3实验板上的16个开关，手动输入一个0101字串（sw），然后检测11011字串出现的次数，并将结果显示在7段显示器上（a_to_g控制）。
其中seqdeta 是一个计算模块，输入的din表示当前数字，通过状态转移，如果匹配到11011字串，那么dout+1；
我是想每次sw也就是按钮拨动事，让dout清零，然后做一次16位的for循环，最后把dout结果输出到屏幕上。

但是实际结果是：起始dout设置为几，那么最后输出的就是几，seqdeta 这个模块并没有对dout产生作用,急急急！
是不是for循环不能这么用？因为source中显示我的top文件只有x7seg显示模块，没有seqdeta模块。。
  1. //top文件
  2. `timescale 1ns / 1ps

  4. module seqdeta_top(
  5. input wire clk,
  6. input wire[3:3] btn,
  7. input wire[15:0] sw,
  8. output wire[6:0] a_to_g,
  9. output wire [3:0] an,
  10. output wire dp
  11. );
  12. reg [3:0] dout;
  13. reg din;
  14. reg [15:0] data;

  16. integer i;
  17. always @(posedge sw)
  18. begin
  19.     dout=4'h0;//清零操作
  20.     data<=sw[15:0];
  21.     for(i=15;i>=0;i=i-1)
  22.     begin
  23.         din<=data;
  24.         seqdeta seq(clk,btn[3],din,dout);//计算模块
  25.     end
  26. end


  29. wire [15:0] x;
  30. assign x[3:0]=dout;
  31. x7seg x7(clk,x,btn[3],a_to_g,an,dp);//显示模块
  32. endmodule


  35. //deqdeta文件
  36. module seqdeta(
  37. input wire clk,
  38. input wire clr,
  39. input wire din,
  40. output wire[3:0] dout
  41. );
  42. reg [2:0] present_state, next_state;
  43. parameter S0 = 3'b000, S1 = 3'b001, S2 = 3'b010,
  44. S3 = 3'b011, S4 = 3'b100,S5=3'b101; // states
  45. //State registers
  46. always @(posedge clk or posedge clr)
  47. begin
  48.     if( clr == 0)
  49.         present_state <= S0;
  50.     else
  51.         present_state <= next_state;
  52. end
  53. //C1 module
  54. always @(*)
  55. begin
  56. case(present_state)
  57.     S0: if(din == 1)
  58.             next_state <= S1;
  59.         else
  60.             next_state <= S0;
  61.     S1: if(din == 1)
  62.             next_state <= S2;
  63.         else
  64.             next_state <= S0;
  65.     S2: if(din == 0)
  66.             next_state <= S3;
  67.         else
  68.             next_state <= S2;
  69.     S3: if(din == 1)
  70.             next_state <= S4;
  71.         else
  72.             next_state <= S0;
  73.     S4: if(din == 1)
  74.             next_state <= S5;
  75.         else
  76.             next_state <= S0;
  77.     S5:if(din==1)
  78.             next_state <= S2;
  79.          else
  80.             next_state <= S3;
  81.     default: next_state <= S0;
  82.     endcase
  83. end

  85. //C2 module
  86. always @(*)
  87. begin
  88.     if(next_state == S5)
  89.         dout = dout+1;
  90. end
  91. endmodule
复制代码
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1条回答
a343902152
2019-07-16 03:17
来人看看吧！！

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