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Quartus编译报错Gate Level Simulation Netlist not found

2019-07-15 23:56发布

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大四电路女一枚，做毕设时，全编译一直出现Error: Gate Level Simulation Netlist not found -- run EDA NetList Writer to generate Gate Level simulation netlist这样的错误，单独点击EDA Netlist就没有错误可以通过，只要全编译就报错。求解答？
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1条回答
小工兵
2019-07-16 05:37
能截个图来看一下吗

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