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reg[39:30]和reg[9:0]有没有区别

2019-07-16 00:00发布

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Verilog HDL语言中设reg[39:30]和设reg[9:0]有没有区别的？我觉得应该没区别吧。
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3条回答
yanqi
2019-07-16 09:21
Ricardwu 发表于 2015-4-10 19:00
肯定不一样啊！这表示的是位宽，39位和9位肯定不一样啊！

就是说reg[39:0]位宽是39，但是我只用了前十位？

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