FPGA

verilog 循环以及@(clock)的综合

2019-07-16 00:10发布

站内问答 / FPGA
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1，在一个verilog程序里，如果循环是一个循环次数不可定的循环，那么它能被综合工具综合吗
2，如果程序里有always @(clock)里面又嵌套了@(clock)这样的控制事件，这个能被综合吗
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1条回答
小梅哥
2019-07-16 05:45
第一个，所谓不可定，可以是一个参数，而这个参数到最终总会有一个模块来驱动改变，也就是说，计数次数为变量的时候，是可以综合的。
always@(clock)中嵌套，是不支持综合的

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