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verilog语言中怎么实现从0计数到255再计回到0，以此循环呢？

2019-07-16 00:14发布

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tica, Arial, sans-serif">verilog语言中怎么实现从0计数到255再计回到0，以此循环呢？
求大神提示啊 拜托拜托！！！

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9条回答
烟火xxx
2019-07-16 11:18
reg [6:0]cnt;
always@(posedge clk or negedge rst_n)
begin
   if(!rst_n)
        begin
              cnt<=0;  
        end
  else
        begin
              if(cnt<255)
                 begin
                     cnt<=cnt+1;
                end
             else  
                begin
                     cnt<=cnt-32;
                 end
        end
end

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