FPGA

xilinx 后仿真 遇到问题

2019-07-16 00:15发布

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QQ截图20141229104740.png


直接用一句话赋值 SRAM_CLK <= clk_sram;然后把SRAM_CLK 引到管脚输出,
用post-map或者post-rote仿真,为什么出来的信号是这样的呢.
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1条回答
chy520cvv
2019-07-16 03:39
这应该是你的代码有问题，比如将该位设置为高阻

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