FPGA

verilog 检测上升沿和下降沿的一种方法

2019-07-16 00:17发布

站内问答 / FPGA
4272 8 1592
各位好，有个问题像大家请教一下，检测上升沿和下降沿的 ,当检测到上升沿时


out 输出1，检测到下降沿时out 输出0，用的以下的代码,
但是用逻辑分析仪查看波形如下，out 输出1延迟了两个时钟周期20ns,请问下有


没有好的代码方法让这个延迟时间短一点，测量了别人的延迟只有5ns




  1. reg sig_in0;
  2. reg sig_in1;

  4. wire rising_edge;
  5. wire falling_edge;

  7. assign  rising_edge  = ~sig_in0 &  sig_in1;
  8. assign  falling_edge =  sig_in0 & ~sig_in1;

  10. always@(posedge clk) begin
  11.       sig_in0 <= sig_in1;
  12.       sig_in1 <= mcu_sig_3 ;
  13. end

  15. always @(posedge clk)  begin
  16.        if( falling_edge_3)
  17.            out <= 0;         
  18.         else if(rising_edge_3)
  19.            out <= 1;   
  20. end
复制代码



友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
mexunzhaoziwo
2019-07-16 20:24
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>