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【FPGA每周一练】FPGA的HDL建模第三周
2019-07-16 00:19
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站内问答
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FPGA
4180
8
1185
【
FPGA
每周一练】FPGA的HDL建模第三周
小编有话讲:各位用户朋友们,我们的每周一练在
@chenchu0910
的付出与大家的支持下,已经迎来了第三周,看到有很多朋友一直在跟着练习,我们都感到很欣慰,希望
电子
发烧友以后能给大家提供更多的学习机会,也希望大家踊跃发言,我们愿与您携手共进,希望在这里能给您一片自由的学习与交流天地!
上周问题答案如下:
问题1:设计一个10进制计数器;
源代码如下:
module count(clk,rstn,en,dout);
input clk,rstn,en;
output reg [4:0] dout;
always@(posedge clk or negedge rstn)
if (!rstn)
dout<=4'b0000;
else
if(en==1'b1)
begin
if(dout==4'b1010)
dout<=4'b0000;
else
dout<=dout+1;
end
endmodule
复制代码
波形图如下:
问题2:设计3-8译码器。
源代码如下:
module decode(Ain,en,dout);
input [2:0] Ain;
input en;
output reg [7:0] dout;
always@(en or Ain)
if(en==1'b1)
case(Ain)
3'b000: dout <= 8'b11111110;
3'b001: dout <= 8'b11111101;
3'b010: dout <= 8'b11111011;
3'b011: dout <= 8'b11110111;
3'b100: dout <= 8'b11101111;
3'b101: dout <= 8'b11011111;
3'b110: dout <= 8'b10111111;
3'b111: dout <= 8'b01111111;
endcase
else
dout<=8'b11111111;
endmodule
复制代码
波形图如下:
以上便是第二周的答案,小伙伴们做对了吗?
本周题目是:用Verilog HDL设计
1、8位循环移位寄存器
2、D触发器(上升沿触发)
下周题目预告:各类触发器
往期回顾:
【FPGA每周一练】FPGA的HDL建模第一练
【FPGA每周一练】FPGA的HDL建模第二周
友情提示:
此问题已得到解决,问题已经关闭,关闭后问题禁止继续编辑,回答。
8条回答
Oo时间小鱼oO
2019-07-16 09:56
精彩回答 2 元偷偷看……
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