FPGA

VHDL 闹钟系统设计

2019-07-16 00:20发布

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  1. LIBRARY IEEE;
  2. USE IEEE.STD_LOGIC_1164.ALL;
  3. PACKAGE P_ALARM IS
  4.   SUBTYPE T_DIGITAL IS INTEGER RANGE 0 TO 9;
  5.   SUBTYPE T_SHORT   IS INTEGER RANGE 0 TO 65535;
  6. <b><i>  TYPE T_CLOCK_tiME IS ARRAY (3 DOWNTO 0) OF T_DIGITAL;</i></b>
  7.   TYPE T_DISPLAY IS ARRAY (3 DOWNTO 0) OF STD_LOGIC_VECTOR(6 DOWNTO 0);
  8.   TYPE SEG7 IS ARRAY (0 TO 9) OF STD_LOGIC_VECTOR(6 DOWNTO 0);
  9.   CONSTANT SEVEN_SEG: SEG7 :=("0111111",
  10.                                  "0000110",
  11.                                  "1011011",
  12.                                  "1001111",
  13.                                  "1100110",
  14.                                  "1101101",
  15.                                  "1111101",
  16.                                  "0000111",
  17.                                  "1111111",
  18.                                  "1110011"
  19. );
复制代码

黑体行的数据类型声明有问题吗，创建元件符号或者例化语句时会出错。网上几乎所有VHDL写的闹钟系统都是这样的，有人用quartus Ⅱ仿真成功的吗？
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4条回答
han凯123
2019-07-16 07:47
http://pan.baidu.com/s/1eQGOiky
我自己写的多功能闹钟 你看看

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