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【FPGA每周一练】FPGA的HDL建模第一周

2019-07-16 00:21发布

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【FPGA每周一练】FPGA的HDL建模第一练

本次电子发烧友论坛邀请@chenchu0910 ，来和大家一起练习FPGA的HDL建模。

课程简介：这一版的论坛笔记只适合入门者，因为这论坛笔记按着由浅入深编辑的，只适合做入门引子。建议初学者者先从一些权威的参考书去了解“什么是Verlilog HDL 语言”，同时在跟着我们的论坛笔记进行练习，以达到快速理解的目的。FPGA 宛一堆乐高积和Verilog HDL 是自己的手（工具） ，自己可以随心所愿的要怎么拆就怎么拆。

课程分类：
一、基础电路设计；
二、典型常用电路设计；
三、综合运用电路设计。

首先，我们练习基础电路。因为大规模设计就是由像触发器、锁存器、多路选择器、解码器、编码器、饱和/非饱和计数器、FSM等常用基本电路组成。也就是说电路设计，你写到这要的单元就可以啦。在复杂的电路也是由他们构成。所以基础电路是根本，一点要练熟基础。

本周课题：
1、设计一个全加器。
2、四选一的多路选择器。
是不是觉得很简单，一蹴而就？答案下周三更新。（您可以随时在网上搜索,但不建议将与他人讨论）

PS：每周我们将在回答的用户中由嘉宾抽取一位幸运用户进行积分奖励！






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19条回答
小麦地
2019-07-16 05:29
我来回答第一题：
  1. 1位二进制全加器：
  2. 先做一个底层设计：
  3. library ieee;
  4. use ieee.std_logic_1164.all;
  5. entity or2a is
  6. port(a,b:in std_logic;
  7. c:out std_logic):
  8. end;
  9. architecture one of or2a is
  10. begin
  11. c<=a or b;
  12. end;
  13. 然后是顶层设计
  14. LIBRARY  IEEE;
  15. USE IEEE.STD_LOGIC_1164.ALL;
  16. ENTITY f_adder IS
  17. PORT ( ain,bin,cin :IN STD_LOGIC;
  18.           cout, sum :OUT STD_LOGIC);
  19. END ENTITY f_adder;
  20. ARCHITECTURE fa1 OF f_adder IS
  21. COMPONENT h_adder
  22. PORT (a,b:IN STD_LOGIC;
  23.        co,so :OUT STD_LOGIC);
  24. END COMPONENT ;
  25. COMPONENT or2a
  26.   PORT (a,b: IN STD_LOGIC;
  27.           c: OUT STD_LOGIC);
  28. END COMPONENT ;
  29. SIGNAL d,e,f :STD_LOGIC ;
  30. BEGIN
  31.   u1 : h_adder PORT MAP (a=>ain,b=>bin,co=>d,so=>e) ;
  32.   u2 : h_adder PORT MAP (a=>e,b=>cin,co=>f,so=>sum) ;
  33.   u3 : or2a    PORT MAP (a=>d,b=>f,c=>cout) ;
  34. END ARCHITECTURE fa1;
  35. 注意元件例化，要打包底层设计
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