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【FPGA每周一练】FPGA的HDL建模第一周

2019-07-16 00:21发布

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【FPGA每周一练】FPGA的HDL建模第一练

本次电子发烧友论坛邀请@chenchu0910 ，来和大家一起练习FPGA的HDL建模。

课程简介：这一版的论坛笔记只适合入门者，因为这论坛笔记按着由浅入深编辑的，只适合做入门引子。建议初学者者先从一些权威的参考书去了解“什么是Verlilog HDL 语言”，同时在跟着我们的论坛笔记进行练习，以达到快速理解的目的。FPGA 宛一堆乐高积和Verilog HDL 是自己的手（工具） ，自己可以随心所愿的要怎么拆就怎么拆。

课程分类：
一、基础电路设计；
二、典型常用电路设计；
三、综合运用电路设计。

首先，我们练习基础电路。因为大规模设计就是由像触发器、锁存器、多路选择器、解码器、编码器、饱和/非饱和计数器、FSM等常用基本电路组成。也就是说电路设计，你写到这要的单元就可以啦。在复杂的电路也是由他们构成。所以基础电路是根本，一点要练熟基础。

本周课题：
1、设计一个全加器。
2、四选一的多路选择器。
是不是觉得很简单，一蹴而就？答案下周三更新。（您可以随时在网上搜索,但不建议将与他人讨论）

PS：每周我们将在回答的用户中由嘉宾抽取一位幸运用户进行积分奖励！






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19条回答
haozix521
2019-07-17 13:10
采用结构化的方式，先半加器，再全加器
  1. module half_adder (a,b,sum,cout);
  2. input a,b;
  3. output sum,cout;
  4. assign sun = a^b;
  5. assign cout = a&b;

  7. endmodule
复制代码
这是半加器

  1. module full_adder (a,b,cin,sum,cout);
  2. input a,b,cin;
  3. output sum,cout;

  5. wire [1:0]ha_sum , ha_cy;

  7. half_adder U1 (.a(a), .b(b), .sum(ha_sum[1]), .cout(ha_cy[1]));
  8. half_adder U2 (.a(ha_sum[1]), .b(cin), .sum(ha_sum[0]), .cout(ha_cy[0]));

  10. assign sum = ha_sum[0];
  11. assign cont = ha_cy[0] | ha_cy[1];

  13. endmodule
复制代码
这是全加器

全加器.png

半加器

half.png

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