在FPGA中遇到的一个奇怪的问题!

2019-07-16 00:22发布


tica, Arial, sans-serif">在FPGA中遇到的一个疑难问题,求解答!我在Stratix II GX 中要实现这样一个功能:用20M时钟采集100路数据,然后将这些数据组成每字节10bit,每11字节一帧的数据,其中包括一个帧头。这帧数据每字节速率是220M,通过一个GXB将这帧数据变成串行数据,然后再在另一块FPGA中通过GXB将串行数据解串,还原成一帧数据,最后将这帧数据还原为100路数据。通过功能仿真,采集出来的100路数据与还原出来的100路数据完全一样,但是实际上却发现数据连续相差一个bit。如下图所示(这个图是我临时画的示意图,他表示一帧数据有一部分错位了)。有人说这是由于tco 与tsu未满足所致,但通过静态时序分析器没有发现时序违规的现象!

求帮助 谢谢!

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