FPGA

有关状态机的uart通信问题

2019-07-16 00:22发布

站内问答 / FPGA
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  1. if(clk_bps)        begin
  2.                                         num <= num+1'b1;
  3.                                         case (num)
  4.                                                 4'd0: rs232_tx_r <= 1'b0;         //<b>发送起始位</b>
  5.                                                 4'd1: rs232_tx_r <= tx_data[0];        //发送bit0
  6.                                                 4'd2: rs232_tx_r <= tx_data[1];        //发送bit1
  7.                                                 4'd3: rs232_tx_r <= tx_data[2];        //发送bit2
  8.                                                 4'd4: rs232_tx_r <= tx_data[3];        //发送bit3
  9.                                                 4'd5: rs232_tx_r <= tx_data[4];        //发送bit4
  10.                                                 4'd6: rs232_tx_r <= tx_data[5];        //发送bit5
  11.                                                 4'd7: rs232_tx_r <= tx_data[6];        //发送bit6
  12.                                                 4'd8: rs232_tx_r <= tx_data[7];        //发送bit7
  13.                                                 4'd9: rs232_tx_r <= 1'b1;        //发送结束位
  14.                                                  default: rs232_tx_r <= 1'b1;
  15.                                                 endcase
复制代码

这个特权同学的一段代码，看代码感觉没有发送起始位，但是仿真时通过的。哪位大神指导下
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12条回答
荒漠小草
2019-07-17 08:52
小梅哥的解释是正确的。

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