FPGA

调用模块DDR3 UniPHY 问题

2019-07-16 00:24发布

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tica, Arial, sans-serif">用Megawizard例化一个DDR3 SDRAM CONTROL UNIPHY模块 ,但是编译时，一直报错，
Error (174068): Output buffer atom "ddr3_I_settingdr3_I|unimaster_ver_0002:unimaster_ver_inst|unimaster_ver_p0:p0|unimaster_ver_p0_controller_phy:controller_phy_inst|unimaster_ver_p0_memphy_top:memphy_top_inst|unimaster_ver_p0_memphy:umemphy|unimaster_ver_p0_new_io_pads:uio_pads|unimaster_ver_p0_altdqdqsq_ddio[0].ubidir_dq_dqs|altdq_dqs2_ddio_3reg_stratixiv:altdq_dqs2_inst|pad_gen[0].data_out" has port "SERIESTERMINATIONCONTROL[0]" connected, but does not use calibrated on-chip termination.
Error (174068): Output buffer atom "ddr3_I_settingdr3_test_I|unimaster_verdr3_I|unimaster_ver_0002:unimaster_ver_inst|unimaster_ver_p0:p0|unimaster_ver_p0_controller_phy:controller_phy_inst|unimaster_ver_p0_memphy_top:memphy_top_inst|unimaster_ver_p0_memphy:umemphy|unimaster_ver_p0_new_io_pads:uio_pads|unimaster_ver_p0_altdqdqs:dq_ddio[0].ubidir_dq_dqs|altdq_dqs2_ddio_3reg_stratixiv:altdq_dqs2_inst|pad_gen[0].data_out" has port "PARALLELTERMINATIONCONTROL[13]" connected, but does not use calibrated on-chip termination

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10条回答
新疆切糕
2019-07-16 04:18
那些年儿ing 发表于 2014-11-4 14:02
这个文没有看到？是自己写的管脚文件吗没有看到input termination/output termination, 串行和并行的50欧 ...

需要添加两个列input termination , output termination.才能看到匹配电阻信息。 SSTL-15 Class I 的电平时你自己手动添加的么？
首先需要确认一下，你的uniphy添加到工程是否使用的是qip文件，因为qip里面包含了tcl文件，都是IP自己生成的。
然后运行综合，完成后，在QII里面点tools->Tcl scripts，就会出现tcl的列表，选择后缀为*_pin_assignments.tcl 运行，就把管脚的电平，电流及匹配电阻都加上了

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