FPGA

verilog 不同的module之间信号连不上

2019-07-16 00:24发布

站内问答 / FPGA
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verilog 不同的module之间信号连不上？有没有大神知道原因
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3条回答
sxlq_wf
2019-07-16 03:56
例化有问题应该，不知道你是出错了链接不上还是编译通过了信号没有链接上，感觉问题描述没有表达清楚，也许我的理解有问题！建议用引脚关联易读，通用性强。

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