verilog 不同的module之间信号连不上

2019-07-16 00:24发布

verilog 不同的module之间信号连不上?有没有大神知道原因
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3条回答
凝枫竹汐
2019-07-16 08:19
一楼正解,在使用各个模块时,需要例化,有两种方式,位置关联和引脚关联,如果你实在不会用,那就先把模块生成为符号块,然后在block文件中手动的连接,连接确定好了以后,再反生成需要的.v或者.vhd文件。确定连接好没好可以用RTL视图检查一下。

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