FPGA

求助DDR2 IP 核 altera公司

2019-07-16 00:24发布

站内问答 / FPGA
4087 3 1160




1、建立工程，
2、调用DDR2 ip核。
3、设置参数，选择如上图。其余保持默认。生成IP
4、选择ddr2_phy_ddr_timing.sdc、ddr2_example_top.sdc、ddr2_example_driver.v、ddr2_example_top.v加入工程。
5、ddr2_example_top.v设为顶层文件，然后综合后运行 <variation_name>_pin_assignments.tcl，然后设置引脚地址，根据ALINX3402_EP4CE30F23C6、tcl
   设置存储器接口地址。
6、编译。
7、打开signaltap 抓取信号，设置时按照英文手册步骤来的，local_rdata这些地址是如下图。






8、保存后在编译工程，编译工程之前运行了 <variation name>_phy_report_timing.tcl 文件。
9、编译好后把SOF文件下载到SIGNALTAP中抓取信号就是什么都没有。      

是不是步骤不完善啊，还是什么地方出错了啊？？？？？？？求助各位大侠帮忙解决啊!!感激不尽！
  求助啊！！！！！！  求助啊！！！！！！  求助啊！！！！！！  求助啊！！！！！！  求助啊！！！！！！  求助啊！！！！！！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
南盗
2019-07-16 13:30
建议看一下UG，altera肯定有这个UG的，多分析，一般要仿真。

一周热门 更多>