FPGA

为什么仿真不成功（请大家帮我看看）

2019-07-16 00:25发布

站内问答 / FPGA
4976 3 1704
  1. library ieee;
  2. use ieee.std_logic_1164.all;
  3. entity vhdl1 is
  4.    port (
  5.           a: in std_logic_vector(7 downto 0);
  6.           y :out std_logic
  7.          );
  8.          end vhdl1;
  9. architecture behav of vhdl1 is
  10.     signal tmp:std_logic;
  11.     begin
  12.           process(a)
  13.           begin
  14.             tmp<='0';
  15.             for i in 0 to 7 loop
  16.                 tmp<=tmp xor a(i);
  17.           end loop;
  18.            y<=tmp;
  19.           end process;
  20.           end behav;
复制代码

编译对了，但是仿真结果不对
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
gvi-tech
2019-07-16 09:20
楼主想要实现什么功能？

一周热门 更多>