FPGA

VERILOG关于三态门

2019-07-16 00:28发布

站内问答 / FPGA
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inout Key_inout;
wire Key_input;//输入
reg Key_output;//输出
reg Key_Ctr;//三态控制
assign Key_inout=Key_Ctr?Key_output:1'bz;
assign Key_input=Key_inout;
以上代码能否实现单引脚输入输出控制。是不是当需要输出时，把Key_Ctr拉高，Key_output控制输出；当需要输入时，把Key_Ctr拉低，读Key_inpu的值即可。
求大神指教。
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2条回答
成长中的原始人
2019-07-16 01:51
是的是的是的是的

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