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一句verilog语言转成VHDL语言的问题

2019-07-16 00:29发布

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    小弟遇到一个问题需要把一句verilog语言用VHDL语言表达出来，语言如下：  
adc_data_out[15:14] <= {adc_data_in_p[7],adc_data_in_n[7]};
还请哪位了解两门语言的大神帮帮忙。
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2条回答
ahy
2019-07-16 02:41
成长中的原始人 发表于 2014-9-17 10:09
可以这样：adc_data_out(15)

是哦，傻了.谢谢啦

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