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用Verilog语言怎么写一个60进制的计数器然后显示在数码管上

2019-07-16 00:29发布

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小弟刚学FPGA用的是EP4CE6  现在想写一个60进制的计数器 然后在数码管上显示出来   用verilog写   但想了好几天没想出来   去大侠指导下   或给个程序看看   小弟感激不尽。。。。。拜托了
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19条回答
孟凡良
2019-07-16 14:53
上面的错了   这个是十位取位模块
module number_mod_module
(
    CLK, RSTn,
     Number_Data,
     Ten_Data, One_Data
);

    input CLK;
     input RSTn;
     input [7:0]Number_Data;
     output [3:0]Ten_Data;
     output [3:0]One_Data;
     
     /*********************************/

     reg [31:0]rTen;
     reg [31:0]rOne;

     always @ ( posedge CLK or negedge RSTn )
         if( !RSTn )
              begin
                    rTen <= 32'd0;
                     rOne <= 32'd0;
                end
            else
                begin
                     rTen <= Number_Data / 10;
                      rOne <= Number_Data % 10;
                 end

     /***********************************/
     
     assign Ten_Data = rTen[3:0];
     assign One_Data = rOne[3:0];

     /***********************************/

endmodule

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