本帖最后由 xqandwn 于 2015-10-18 22:26 编辑

用systemverilog写的，相比于Verilog就多了个logic 变量，其它与Verilog一致。
顶层模块：

`timescale 1ns/1ps

//模块说明：7段数码管显示，一共有8个数码管
//共阳模式，低电平点亮，数码管采用3-8 译码器——74HC138芯片，

module cnt_60
(
        input          logic                       CLK                  ,        //输入时钟，频率：
        input          logic                       RST_n               ,        //复位端口，低电平复位        
        output        logic        [3:0]        DSEL                ,        //7段数码管【8--1】对应选择
        output        logic                       DEN                 ,   //数码管使能，高电平有效
        output        logic        [7:0]        led7_out                //数据输出，最低位为小数点
);                                          

logic [26:0]       num; //待显示的数字
logic [2:0]         dot; //待显示数字的小数点位置

always@(posedge CLK,negedge RST_n)
begin
        if(!RST_n)
                num <= 27'd0;
        else
         num = (num != 59)? (num + 27'd1) : num;
end

LED_7 U_LED_7
(
        .CLK           (CLK                            ),        //输入时钟
        .RST_n        (RST_n                        ),        //复位端口，低电平复位
        .data_num   (num                          ),         //待显示的数据
        .data_dot     (dot                           ),         //输入数据小数点位置
        .DSEL          (DSEL                       ),        //7段数码管【8--1】对应选择
        .DEN           (DEN                        ),        //数码管使能，高电平有效
        .led7_out     (led7_out                  )        //数据输出，最低位为小数点
);

endmodule