fpga在block设计时，需要合并引脚时怎么做-forever532的回答

fpga在block设计时，需要合并引脚时怎么做

2019-07-16 00:30发布

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FPGA在block设计时，由于直接调用通用模块，输入是8位的，但实际从前一个模块输出只有4位，语法上应该是din <= {4'd0,dout};在block上应该怎么写？发现{4'd0,dout}这样会出错。

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3条回答

2019-07-16 01:42

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