FPGA

fpga在block设计时，需要合并引脚时怎么做

2019-07-16 00:30发布

站内问答 / FPGA
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FPGA在block设计时，由于直接调用通用模块，输入是8位的，但实际从前一个模块输出只有4位，语法上应该是din <= {4'd0,dout};在block上应该怎么写？发现{4'd0,dout}这样会出错。
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3条回答
成长中的原始人
2019-07-16 02:50
谢谢，这个方法是可以，只是我之前试过直接连也可以的，现在忘记怎么处理...

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