FPGA xilinx 程序调试出错

2019-07-16 00:40发布

本帖最后由 wzh212 于 2014-6-3 16:34 编辑

tica, Tahoma, Arial, sans-serif">WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
   combinatorial pin. This is not good design practice. Use the CE pin to
   control the loading of data into the flip-flop.

  1. reg     rd_en;

  2. always @(*)
  3. begin   
  4.     rd_en <= ~csn && ~rdn;
  5.     WR_RISING <= ~csn && ~wrn;
  6. end


  7. always @(posedge rd_en)
  8. begin
  9.     if(rd_en == 1)
  10.     begin
  11.         case(addr[2:0])
  12.             3'b000:data_reg <= ARM_FPGA_REG0;
  13.             3'b001:data_reg <= ARM_FPGA_REG1;
  14.             3'b010:data_reg <= ARM_FPGA_REG2;
  15.             3'b011:data_reg <= ARM_FPGA_REG3;
  16.             3'b100:data_reg <= ARM_FPGA_REG4;
  17.             3'b101:data_reg <= ARM_FPGA_REG5;
  18.             3'b110:data_reg <= ARM_FPGA_REG6;
  19.             3'b111:data_reg <= ARM_FPGA_REG7;
  20.             default:;
  21.         endcase
  22.     end
  23. end
复制代码

程序用到rd_en的地方,麻烦高手指点下,非常感谢![qq]1146254321[/qq]

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