FPGA

FPGA xilinx 程序调试出错

2019-07-16 00:40发布

站内问答 / FPGA
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本帖最后由 wzh212 于 2014-6-3 16:34 编辑

tica, Tahoma, Arial, sans-serif">WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
   combinatorial pin. This is not good design practice. Use the CE pin to
   control the loading of data into the flip-flop.

  1. reg     rd_en;

  3. always @(*)
  4. begin   
  5.     rd_en <= ~csn && ~rdn;
  6.     WR_RISING <= ~csn && ~wrn;
  7. end


  10. always @(posedge rd_en)
  11. begin
  12.     if(rd_en == 1)
  13.     begin
  14.         case(addr[2:0])
  15.             3'b000:data_reg <= ARM_FPGA_REG0;
  16.             3'b001:data_reg <= ARM_FPGA_REG1;
  17.             3'b010:data_reg <= ARM_FPGA_REG2;
  18.             3'b011:data_reg <= ARM_FPGA_REG3;
  19.             3'b100:data_reg <= ARM_FPGA_REG4;
  20.             3'b101:data_reg <= ARM_FPGA_REG5;
  21.             3'b110:data_reg <= ARM_FPGA_REG6;
  22.             3'b111:data_reg <= ARM_FPGA_REG7;
  23.             default:;
  24.         endcase
  25.     end
  26. end
复制代码

程序用到rd_en的地方，麻烦高手指点下，非常感谢！[qq]1146254321[/qq]

友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
wzh212
2019-07-16 14:08
z00 发表于 2014-6-7 14:14
WARNING:PhysDesignRules:372 - Gated clock. Clock net rd_en is sourced by a
   combinatorial pin. Thi ...

呵呵，警告的内容看懂了，就是不知道怎么去解决,谢谢你的回答！

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