我利用CYCLONE IV EP4CE-15F的PLL，输入时钟50MHz，输出时钟200MHz，后面这个200MHz 时钟还在
FPGA内部进行了一些逻辑采样和分配，但是从FPGA中引出这个200MHz到端口上，用示波器一量波形有点大小波，占空比不是50%，这个输出时钟连接的是一块300万门级的AISC，内部有约9万个触发器，触发器的时钟是利用这个200MHz 供给的，我已经把FPGA中配置输出管脚（这两个时钟腿）电流驱动设置为最大电流能力，但是感觉还是驱动不足，请问各位大牛如何解决这个问题？
谢谢各位大牛！
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