FPGA

vhdl长数据包包头检测的实现

2019-07-16 00:45发布

站内问答 / FPGA
8945 2 1192
本帖最后由 pinggougou 于 2014-5-6 01:08 编辑

要用vhdl编写一个串口接收程序，每隔1s接收一个120字节的数据包，包头定义为0X11AA，然后再对该数据包解析，请教各位如何实现呀？
我想在串口接收的时候，先验证头两个数据是否为0x11AA，然后再放在FIFO里，那么检测两个数据是否为0x11AA，用VHDL怎么写呀？将这个120字节的数据包解析成10个小数据包再以100ms的周期通过串口发送给上位机，那么这十个小数据包怎么保存呀？？
菜鸟一个，望各位不吝赐教！
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
2条回答
pinggougou
2019-07-16 03:52
camp 发表于 2014-5-6 09:07
时钟没有说明清楚。。

系统时钟是48Mhz的。

一周热门 更多>