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[FPGA] 时钟与数据在FPGA中的同步设计

2019-07-16 00:58发布

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本帖最后由 eaglewgliu2 于 2014-2-10 09:20 编辑

1.      项目背景使用FPGA实现一个14X14的信号切换矩阵，有输入14组、输出14组共28组信号，每组信号为一组BT1120视频信号（包括数据与时钟，其中数据位宽16位，时钟1位，最高工作频率148.5MHZ）.
2.      遇到的问题时钟相对于数据的延时，也就是信号的建立与保持时间在经过FPGA后出现偏移。造成后端的DA不能正确的采集到数据。
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2条回答
catbaby314
2019-07-16 05:27
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