FPGA

第一个MAX plus仿真，不知问题出在哪里，求赐教！！！

2019-07-16 00:59发布

站内问答 / FPGA
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LIBRARY LEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENtiTY and2 IS
PORT(a,b :IN STD_LOGIC;
                                y:OUT STD_LOGIC);
END and2;
ARCHITECTURE one OF and2 IS
        BEGIN
                y<=a and b;
        END one;
这是我在MAX plus 上测试的第一个程序，2输入与门仿真的VHDL程序，图片是仿真的图形，可是不正确啊，问题会出在哪里呢，会不是是盗版软件的问题，还是我设置有问题呢。程序我完全按照书上来的。

求指导，谢谢。

波形图 波形图
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5条回答
hello_2012
2019-07-16 05:36
仿真结果是正确的，是带有延时信息的仿真结果。请注意功能仿真、时序仿真，两种仿真的差别？

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