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请问我的Quartus在编译后自动调用ModelSim 就会仿真失败

2019-07-16 01:02发布

站内问答 / FPGA
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求助：请问我的Quartus在编译后自动调用ModelSim 就会仿真失败
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./ripple_carry_counter_run_msim_gate_verilog.do PAUSED at line 20

，但是手动去点EDA RTL Simulation就可以仿真呢……
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4条回答
kq1015
2019-07-16 03:34
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