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请问我的Quartus在编译后自动调用ModelSim 就会仿真失败

2019-07-16 01:02发布

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求助：请问我的Quartus在编译后自动调用ModelSim 就会仿真失败
# Error loading design
# Error: Error loading design
#        Pausing macro execution
# MACRO ./ripple_carry_counter_run_msim_gate_verilog.do PAUSED at line 20

，但是手动去点EDA RTL Simulation就可以仿真呢……
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4条回答
kq1015
2019-07-16 04:38
kq1015 发表于 2014-9-15 22:59
不好意思，请教一下怎么屏蔽这个do文件的对应行？？

我在调用Modelsim的时候会出现这几个错误：
** Error: (vsim-SDF-3250) ab2pulse_vhd.sdo(0): Failed to find INSTANCE '/NA'.
#
# ** Error: (vsim-SDF-3894) : Errors occured in reading and resolving instances from compiled SDF file(s).
#
# ** Error: (vsim-SDF-3250) ab2pulse_vhd.sdo(0): Failed to find INSTANCE '/NA'.

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