FPGA

关于FIFO数据写不进去的问题

2019-07-16 01:04发布

站内问答 / FPGA
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最近在使用Altera 的FIFO 核做缓存用，FIFO采用异步双时钟，但是在写数据过程中发现数据写不进去……，弄了好久也不知道怎么回事，我的wrclk，wrreq，data这些管脚的值是从另外一个芯片给进来的，从SignalTap上看边沿都对齐了……希望各位大大帮忙看看有什么解决办法么，
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4条回答
gnssplayer
2019-07-16 07:21
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