对于CPLD、FPGA和SoC设计，Altera Quartus® II软件在性能和效能上是业界首屈一指的软件。   Quartus II软件v13.1支持您在一天内完成更多的设计迭代，提供工具帮助您以最高效的方式达到设计目的，前所未有的提高了设计效能。
  采用Quartus II软件v13.1，编译时间平均缩短了30%，对于小规模设计改动，又进一步平均缩短了50%，更快的完成设计修改，产品更迅速面市。此外，Quartus II软件v13.1在我们的全套高级设计工具中提供了新功能，进行了增强，改进了性能(例如，Qsys、OpenCLTM和DSP Builder)，提供基于IP、基于C或者基于模型的输入，帮助您高效的达到设计目的。

新增特性实现业界最快的编译时间  采用Quartus II软件v13.1，与前一版本相比，编译平均快出30%，最大50%，而且没有牺牲fMAX性能。此外，在大规模Stratix®  V FPGA设计上进行小的非关键时序改动时，与完全编译相比，新提供的快速重新编译特性进一步将编译时间缩短了50%。
  Altera的重点一直是致力于实现业界最快的编译时间。Quartus II软件v13.1大幅度优化了算法，增强了并行算法，提高了您的多处理器计算机上多个内核的性能。
  图1显示了自从2011年以来，高端器件在Quartus II软件上的基准测试结果。
  图1.2011年以来，高端FPGA归一化的相对编译时间

算法优化和并行处理使得Quartus II软件在编译时间上保持了领先优势。   图2显示了Quartus II软件v13.1相对于最相近竞争工具的编译时间。
  图2.Quartus II v13.1与竞争设计工具的编译时间对比

快速重新编译是一种按键式特性，支持您重新使用以前的编译结果，缩短编译时间，不需要前端设计划分。快速重新编译自动保留了两次编译期间没有修改的部分设计最初的布局布线，从而减少了连续编译之间的时序变量。   图3显示了使用快速重新编译后的结果，对面向Stratix V FPGA器件的大规模光传送网(OTN)设计进行了几处小的设计改动。在这一设计中，每一次设计改动时，利用快速重新编译特性，对设计最终fMAX结果的影响很小。
  图3.快速重新编译特性缩短了设计周期，同时保留了性能

满足您性能需求的系统集成工具  在您的FPGA设计周期中，采用Qsys系统集成工具，您节省了大量的时间和投入。Qsys能够为您自动生成互联逻辑，连接设计中的知识产权(IP)功能和子系统。Qsys互联使用芯片网络(NoC)体系结构，提高了互联性能，支持不同的标准接口，包括，Avalon®、ARM® AMBA®  AXITM、AMBA APBTM和AMBA AHBTM接口等。平均而言，Qsys互联性能比其他竞争IP集成工具高出20%。在Quartus II软件v13.1中，Qsys提高了系统可视化能力，支持同时查看Qsys系统的多个视图，进一步提高了效能。这样，通过在您的系统中增加组件，或者把组件连接至新外设，更容易修改您的系统。
  采用NoC实现，Qsys能够自动插入流水线级，提高了性能，使您的系统能够迅速达到时序收敛。而且，您可以直接控制在您Qsys系统的关键通路上插入流水线级，以帮助达到时序收敛。
  图4显示了Qsys互联的频率结果，对比了多主机至多从机系统各种组合下的竞争互联的频率结果。平均而言，Qsys互联性能比竞争互联高出20%。
  图4.Qsys NoC频率与竞争互联的对比

如果希望详细了解NoC体系结构的优势，请阅读下面的白皮书：

• 在FPGA系统设计上发挥芯片网络体系结构的优势(PDF)
  

使用Qsys实现AMBA AXI和Altera Avalon的互操作了解您怎样使用Qsys来无缝集成IP组件和AMBA AXI以及Altera Avalon接口。 Watch Demo
其他特性

• Qsys增强的其他一些特性包括：
  
  • Qsys系统可视化，为您的Qsys系统提供可定制视图，因此，很容易修改您的Qsys系统。
  • 新的复位排序器，支持您直接控制逻辑复位顺序。
  • Qsys系统分层互联支持，在Quartus II软件中提供更好的组件可视化功能，更容易进行设计仿真和系统调试。
  • 流水线级定制插入，时序更快的达到收敛。
    
• 扩展收发器工具箱功能，支持Arria® V SoC。
• 更快的可扩展网表查看器，支持您在设计过程的早期阶段高效快速的找到设计错误。
• 增加了Windows 8 64位平台支持。
  

Altera SDK for OpenCL面向OpenCL的Altera SDK开放计算语言(OpenCL)标准是开放的免版税并行编程模型，结合Altera FPGA的并行能力，实现了功能强大的系统加速解决方案。面向OpenCL*的Altera®  SDK抽象出复杂的FPGA设计，支持软件编程人员采用基于ANSI C语言的OpenCL C来编写硬件加速内核功能，并支持其他的OpenCL结构，方便了在FPGA上实现应用程序。   面向OpenCL的Altera SDK已经全面投产。Altera在OpenCL集成到FPGA方面处于领先地位，是解决方案通过一致性测试的唯一FPGA公司。面向OpenCL的Altera SDK符合Khronos集团定义的OpenCL规范，因此，您完全可以信任我们OpenCL解决方案的鲁棒性。
  很多客户积极采用面向OpenCL的Altera SDK进行开发，采用了来自Altera优选电路板合作伙伴计划的商用货架(COTS)电路板。我们在早期试用计划中与客户一起开发了其他功能，支持他们开发自己的定制电路板，和我们面向OpenCL的SDK一起使用。
  如果需要进一步了解OpenCL是怎样提高FPGA性能和效能的：

• 访问面向Altera FPGA的OpenCL：提高性能和设计效能页面
• 下载面向OpenCL的Altera SDK
• 购买电路板 (包括面向OpenCL的Altera SDK的许可)
  

面向OpenCL的Altera SDK v13.1增强了以下特性：

• 符合OpenCL规范
• 循环流水线和任务支持，优化循环，资源和性能达到均衡，进一步提高了代码的并行处理能力。
• 通过我们的Altera优选电路板合作伙伴计划，增加了电路板支持。
• 多个功能强大的beta特性实现了新功能，包括：
  
  • 使用嵌入式ARM Cortex™-A9处理器内核作为SoC器件内部的主机。这为嵌入式系统硬件加速提供了低成本单芯片解决方案。
  • 对QDR SRAM进行随机存储器访问，或者对DDR SDRAM进行连续访问，精确的调整内核存储器性能。
  • 在一块电路板和多块电路板上使用多片FPGA，支持快速调整系统。