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《从算法设计到硬线逻辑的实现》中第十章练习6-在Verilog H...
2019-07-16 01:10
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FPGA
6660
4
1268
在做夏宇闻教材《从算法设计到硬线逻辑的实现》中第十章
练习6-在Verilog HDL中使用函数
按原文编译总是出错，将
[3:0]中的3改为大于3的值就没错了，如[4:0].
为什么呢？
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此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
4条回答
HUC犀利哥
2019-07-16 12:32
楼上说的对，
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