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时序分析-寻找PLL相移值

2019-07-16 01:12发布

站内问答 / FPGA
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特权老师，您好，关于时序分析-寻找PLL相移值，有些问题想请教您：疑问一：
在您的《特权和你一起学NIOS II》书中，第五章，5.4 三部曲-时序报告，5.4.1 寻找PLL相移值，第102页，书中有句话这样写道“纯粹的建立时间Tsu是15.951ns'中扣除launch edge time（5ns）和network delay（3.081），所以是7.87ns。而同样地，可以得到保持时间Th是4.55ns。”
您给出的图5.35（输入引脚建立时间时序报告）和图5.36（输入引脚保持时间时序报告）是“Data Arrival Path”，对于 form an input port to a internal register,
Clock Setupt Slack Time = Data Required Time - Data Arrival Time
Data Arrival Time = Launch Edge + Clock Network Delay + Input Maximum Delay of Pin + Pin-to-Register Delay
Data Required Time = Latch Edge + Clock Network Delay to Destination Register - μTsu

Clock Hold Slack Time = Data Arrival Time - Data Required Time
Data Arrival Time  = Launch Edge + Clock Network Delay + Input Minimum Delay of Pin + Pin-to-Register Delay
Data Required Time = Latch Edge + Clock Network Delay to Destination Register + μTh

我的理解是，在Data Arrival Time公式中没有uTsu，而应该看Data Required Time，不知特权老师您是怎么理解的，或者说我的理解错在什么地方。


疑问二：
还有接下来的Tcomax和Tcomin是否是按照公式，对于an internal to an output port,

Clock Setup Slack Time = Data Required Time - Data Arrival Time
Data Arrival Time = Launch Edge + Clock Network Delay to Source Register + μTco + Register-to-Pin Delay
Data Required Time = Latch Edge + Clock Network Delay - Output Maximum Delay of Pin


Clock Hold Slack Time = Data Arrival Time – Data Required Time –
Data Arrival Time = Latch Edge + Clock Network Delay to Source Register + μTco+ Register-to-Pin Delay
Data Required Time = Latch Edge + Clock Network Delay – Output Minimum Delay of Pin   


您是否是按照Data Arrival Time公式推导出的呢，若是请问是怎样推导的，为什么，Tcomax=3.254ns，Tcomin=2.761ns


谢谢特权老师！










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1条回答
静思之徒
2019-07-16 07:08
可能问题比较弱智，对于时序分析自己看官方文档研究了一星期，对于上述提到的问题，实在不理解特权老师您是如何理解的，还请抽空提些思路，谢谢特权老师！

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