FPGA

verilog程序编写中遇到的困惑

2019-07-16 01:13发布

站内问答 / FPGA
6581 3 1425
看了许多verilog的实例，计数累加中 +1有些不明白，假如我定义reg变量【7：0】count ，那么在aways块中count<=count+1b'1和count<=count+1有区别吗
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
cc2420
2019-07-16 02:27
 精彩回答 2  元偷偷看……0人看过

一周热门 更多>