FPGA

verilog程序编写中遇到的困惑

2019-07-16 01:13发布

站内问答 / FPGA
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看了许多verilog的实例，计数累加中 +1有些不明白，假如我定义reg变量【7：0】count ，那么在aways块中count<=count+1b'1和count<=count+1有区别吗
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3条回答
cc2420
2019-07-16 02:27
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