专家
公告
财富商城
电子网
旗下网站
首页
问题库
专栏
标签库
话题
专家
NEW
门户
发布
提问题
发文章
FPGA
verilog程序编写中遇到的困惑
2019-07-16 01:13
发布
×
打开微信“扫一扫”，打开网页后点击屏幕右上角分享按钮
站内问答
/
FPGA
6566
3
1425
看了许多verilog的实例，计数累加中 +1有些不明白，假如我定义reg变量【7：0】count ，那么在aways块中count<=count+1b'1和count<=count+1有区别吗
友情提示:
此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
3条回答
hero2009nj
2019-07-16 09:07
没区别，用到几位就限定几位。
加载中...
查看其它3个回答
一周热门
更多
>
相关问题
如何用FPGA驱动LCD屏？
5 个回答
请教一下各位专家如何用FPGA做eDP接口？
6 个回答
FPGA CH7301c DVI(显示器数字接口)没有数字输出
7 个回答
100颗FPGA的板子，开开眼界
6 个回答
求教自制最小系统版
10 个回答
相关文章
嵌入式领域，FPGA的串口通信接口设计，VHDL编程，altera平台
0个评论
Xilinx的FPGA开发工具——ISE开发流程
0个评论
基于FPGA的详细设计流程
0个评论
干货分享，FPGA硬件系统的设计技巧
0个评论
一种通过FPGA对AD9558时钟管理芯片进行配置的方法
0个评论
×
关闭
采纳回答
向帮助了您的知道网友说句感谢的话吧!
非常感谢!
确 认
×
关闭
编辑标签
最多设置5个标签!
FPGA
保存
关闭
×
关闭
举报内容
检举类型
检举内容
检举用户
检举原因
广告推广
恶意灌水
回答内容与提问无关
抄袭答案
其他
检举说明(必填)
提交
关闭
×
打开微信“扫一扫”，打开网页后点击屏幕右上角分享按钮
×
付费偷看金额在0.1-10元之间
确定
×
关闭
您已邀请
0
人回答
查看邀请
擅长该话题的人
回答过该话题的人
我关注的人
{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 laihuadewuyu 的问题《verilog程序编写中遇到的困惑》','https://www.xiaopingtou.net/q-48847.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
一周热门 更多>