FPGA

关于verilog中always块里阻塞赋值的问题

2019-07-16 01:14发布

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本帖最后由 laihuadewuyu 于 2013-10-12 12:22 编辑

在用verilog hdl 编写代码的时候，为了得到一个上升沿突变信号，我这样处理的
always @ （posedge clk）
begin
sig_out=1‘b0；
sig_out=1’b1;
end
这样写有效果吗？？？？
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8条回答
童话诗人
2019-07-16 13:00
实在要这样的话，个人意见加个复位信号，用个计数器计数，这样所需脉冲的宽度、触发时间都可控，
简单的例如：
always @(posedge clk or negedge rst)
begin
  if(!rst)
    cnt<=2'd0;
  else if(cnt==2'd2)
      cnt<=2'd2;
  else
    cnt<=cnt+1'b1;
end
后面再写个case语句,cnt等于0，d_out为0；cnt等于1，d_out为1；cnt等于2，d_out为2。

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