FPGA

关于verilog中always块里阻塞赋值的问题

2019-07-16 01:14发布

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本帖最后由 laihuadewuyu 于 2013-10-12 12:22 编辑

在用verilog hdl 编写代码的时候，为了得到一个上升沿突变信号，我这样处理的
always @ （posedge clk）
begin
sig_out=1‘b0；
sig_out=1’b1;
end
这样写有效果吗？？？？
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8条回答
camp
2019-07-16 18:39
楼主的设计是错误的，你所设计，生成的是时序逻辑，不可以使用阻塞赋值。

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