FPGA

modelsim10.1 仿真出错

2019-07-16 01:19发布

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# ** Error: C:/modeltech_10.1a/examples/tutorials/verilog/compare/test_sm.v(136): Module 'sm_seq' is not defined.
# ** Error: C:/modeltech_10.1a/examples/tutorials/verilog/compare/test_sm.v(138): Module 'beh_sram' is not defined.
# Optimization failed
# Error loading design

如何解决？急！！！
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2条回答
墟烟
2019-07-16 07:47
shijiang 发表于 2013-9-16 22:15
从字面意思理解：你有一个名为“sm_seq”的寄存器和beh_sram没定义；

是不是缺少路径？

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