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产生一个时钟为什么要写成always #20 CLK_50Mhz = ～CLK_50Mhz;

2019-07-16 01:20发布

站内问答 / FPGA
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为什么不能写成always #20 CLK_50Mhz = CLK_50Mhz
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5条回答
fantasy1989
2019-07-16 08:36
楼上正解，不能只有1，没有0啊！

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