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关于verilog语言if(!res_n)什么意思？

2019-07-16 01:21发布

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verilog语言if(!res_n)什么意思？
这个if（！res_n）什么意思呢？这个res_n我知道，就是if(！)这个不知道什么意思？
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13条回答
九章融碎心平凡
2019-07-16 17:29
一个模块一般是这样的：
reg[17:0]cnt;
always @（posedge clk or negedge rst）begin
   if(!rst)begin
    cnt<=0;//对变量进行初始化赋值，rst一般是dcm模块出来的一个复位信号，低电平有效，所以要取反
   end
   else begin
     cnt<=cnt+1;//变量自加，注意会溢出，溢出后又从0开始自加
   end
end

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