FPGA

使用quartusII fir ip核没有输出？

2019-07-16 01:24发布

站内问答 / FPGA
11793 8 1744
tica, sans-serif, 宋体">我们使用quartusII的fir ip核生成了一个滤波器，用AD采集了单频正弦信号输入，可是不管输入频率多少，滤波器的输出端口都没有输出，不知道这是为什么啊？
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
8条回答
蔡大魔王
2019-07-16 07:32
我把生成的fir.v进行了一点儿修改，如下（fenpin是我自己写的一个module，经测试输出的clk1和和clk2都没有问题）：
  1. module fir (
  2.         clk,
  3.         reset_n,
  4.         ast_sink_data,
  5.         ast_source_data,
  6.         ast_sink_ready,
  7.         ast_source_valid,
  8.         ast_source_error,
  9.         clk1,
  10.         clk2);


  13.         input                clk;
  14.         input                reset_n;
  15.         input        [11:0]        ast_sink_data;
  16.         reg                ast_sink_valid=0;
  17.         reg                ast_source_ready=0;
  18.         reg        [1:0]        ast_sink_error=00;
  19.         output        [13:0]        ast_source_data;
  20.         output                ast_sink_ready;
  21.         output                ast_source_valid;
  22.         output        [1:0]        ast_source_error;
  23.         output clk1,clk2;
  24.        
  25.         fenpin #(625,1,1) fp(clk,clk1);
  26.         assign clk2=clk1;
  27.        
  28.         initial
  29.                 begin
  30.                 #10        ast_sink_valid<=1;
  31.                                 ast_source_ready<=1;
  32.                 end       

  34.         fir_ast        fir_ast_inst(
  35.                 .clk(clk),
  36.                 .reset_n(reset_n),
  37.                 .ast_sink_data(ast_sink_data),
  38.                 .ast_sink_valid(ast_sink_valid),
  39.                 .ast_source_ready(ast_source_ready),
  40.                 .ast_sink_error(ast_sink_error),
  41.                 .ast_source_data(ast_source_data),
  42.                 .ast_sink_ready(ast_sink_ready),
  43.                 .ast_source_valid(ast_source_valid),
  44.                 .ast_source_error(ast_source_error));
  45. endmodule
复制代码

一周热门 更多>