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FPGA
异步FIFO
2019-07-16 01:24
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FPGA
3262
6
1708
请教大家,
我使用的是xilinx FIFO ip核,写时钟125MHz,读时钟我做了两个实验,一个是100MHz,一个是150MHz。读使能是直接用read_en <= !empty。使用100MHz读出的数据是正确的、连续的,因为写时钟大于读时钟嘛。也说明了写进去的是正确的。但是使用150MHz读时钟,发现读出的数据是错误的。请问直接将空信号取反给读使能这样的策略可以吗?
谢谢!
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6条回答
chen6223
2019-07-16 16:54
楼主写时钟大于读时钟,FIFO不会溢出吗?
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