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怎样在Verilog写的testbench测试VHDL模块??

2019-07-16 01:26发布

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怎样在Verilog写的testbench测试VHDL模块??一个vhdl的工程模块，怎么用verilog写testbench 来调用模块仿真！！真心求帮助
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5条回答
xiewenbin520
2019-07-16 06:16
verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案

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