2019-07-16 01:26发布
xiewenbin520 发表于 2013-8-3 23:41 verilog的testbench是用来仿真verilog模块的，你仿真VHDL模块要用VHDL写，去百度下，可以找到答案 ...
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这个不能用altera-modersim联合仿真。。。版本只支持单独仿真。。。。。如果要，只能用单独版本。。。还存在版本的限制。
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