FPGA

综合时报奇怪的错误，请大侠帮忙看一下，多谢！

2019-07-16 01:30发布

站内问答 / FPGA
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自己写了一个verilog程序，例化了ISE里面自带的Clock IP核，然后用定时器延时，实现LED的闪烁，就这么一个比较简单的程序，综合的时候却总是报错，错误如下：
ERROR:Pack:2531 - The dual data rate register "gen_outclk_oddr[2].clkout_oddr"
   failed to join the "OLOGIC2" component as required.  The output signal for
   register symbol gen_outclk_oddr[2].clkout_oddr requires general routing to
   fabric, but the register can only be routed to ILOGIC, IODELAY, and IOB.

请高手指教！谢谢！
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1条回答
youzizhile
2019-07-16 06:42
是不是引脚分配错误？把输入引脚强制变为输出了？这个错误的意思是 这个寄存器只能分配到ILOGIC, IODELAY, and IOB，而设计中把gen_outclk_oddr[2].clkout_oddr 设置为输出配置。

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