FPGA

MODELSIM仿真提示already declared in this scope

2019-07-16 01:39发布

站内问答 / FPGA
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写了个程序里面调用了几个模块，quartus11.0编译时没有报错，但在modelsim仿真时提示一些信号already declared in this scope ，看了下程序，这些信号是子模块的一些输入输出信号，但在主程序中没有重复定义啊，只是对其做了必要的变量申明而已。希望能帮忙看下。
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5条回答
wasd84260
2019-07-16 19:03
@fcy215 完美解决问题，可能是modelsim有要求，在块里边出现之前，必须先做声明。

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